Sharp MZ-80A ビデオモジュール — デベロッパーズガイド

Video Module 開発者ガイド

HDL 開発者でない方のための VHDL 入門

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY mux2to1 IS
    PORT (
        sel   : IN  std_logic;
        a, b  : IN  std_logic;
        y     : OUT std_logic
    );
END ENTITY;

ARCHITECTURE rtl OF mux2to1 IS
BEGIN
    -- 並行信号割り当て：y は sel に基づいて継続的に駆動されます。
    -- これは 1 回実行される文ではありません — 永続的なワイヤ接続です。
    y <= a WHEN sel = '0' ELSE b;
END ARCHITECTURE;

PROCESS (clk, reset)
BEGIN
    IF reset = '1' THEN
        -- 非同期リセット：リセットがアサートされるとクロックに関係なく
        -- q はすぐに '0' になります。
        q <= '0';
    ELSIF rising_edge(clk) THEN
        -- 同期キャプチャ：q は各立ち上がりクロックエッジで d の値を取ります。
        q <= d;
    END IF;
END PROCESS;

ソースツリー

CPLD 設計：VideoInterface.vhd

-- 17.7341MHz の MZ-80A ピクセルクロックを 2 分周して
-- 40 列用の 8.867MHz ピクセルクロックを生成します。
PROCESS (MZ_CLK)
BEGIN
    IF rising_edge(MZ_CLK) THEN
        CLK_DIV <= NOT CLK_DIV;
    END IF;
END PROCESS;

-- ピクセルクロック出力を駆動：40 列は分周クロックを使用し、80 列はマスターを使用します。
PIXEL_CLK <= CLK_DIV WHEN MODE_80COL = '0' ELSE MZ_CLK;

FPGA 設計：VideoController.vhd

PROCESS (clk, reset)
BEGIN
    IF reset = '1' THEN
        -- すべての制御レジスターをデフォルト（電源投入時）状態にリセット。
        MODE_REG   <= (OTHERS => '0');
        COLOUR_REG <= (OTHERS => '0');
        GPU_CMD    <= (OTHERS => '0');
    ELSIF rising_edge(clk) THEN
        IF CS_IO = '1' AND WR_n = '0' THEN
            -- Z80 が I/O ポートへ書き込み。
            CASE addr(7 DOWNTO 0) IS
                WHEN x"F8" => MODE_REG   <= data_in;   -- マシンモデル / 表示モード
                WHEN x"F9" => COLOUR_REG <= data_in;   -- 前景/背景色
                WHEN x"FA" => GPU_CMD    <= data_in;   -- GPU コマンドトリガー
                -- ... 追加レジスター
                WHEN OTHERS => NULL;
            END CASE;
        END IF;
        IF CS_IO = '1' AND RD_n = '0' THEN
            -- Z80 が I/O ポートから読み取り：要求されたレジスターを data_out に置く。
            CASE addr(7 DOWNTO 0) IS
                WHEN x"F8" => data_out <= MODE_REG;
                WHEN x"FB" => data_out <= GPU_STATUS;  -- GPU ビジーフラグがビット 7 に
                WHEN OTHERS => data_out <= (OTHERS => '0');
            END CASE;
        END IF;
    END IF;
END PROCESS;

-- 水平カウンター：各ピクセルクロックでインクリメント。
-- H_TOTAL（ブランキングを含む 1 ライン当たりの総ピクセル数）でラップします。
PROCESS (pixel_clk)
BEGIN
    IF rising_edge(pixel_clk) THEN
        IF h_count = H_TOTAL - 1 THEN
            h_count <= (OTHERS => '0');
            -- 各ライン終端で垂直カウンターをインクリメント。
            IF v_count = V_TOTAL - 1 THEN
                v_count <= (OTHERS => '0');
            ELSE
                v_count <= v_count + 1;
            END IF;
        ELSE
            h_count <= h_count + 1;
        END IF;
    END IF;
END PROCESS;

-- アクティブ表示イネーブル：表示ウィンドウ内のみ高。
DE <= '1' WHEN (h_count >= H_DSP_START AND h_count < H_DSP_END)
           AND (v_count >= V_DSP_START AND v_count < V_DSP_END)
     ELSE '0';

-- 同期パルス（標準 VGA ではアクティブロー）。
H_SYNC <= '0' WHEN h_count >= H_SYNC_START AND h_count < H_SYNC_END ELSE '1';
V_SYNC <= '0' WHEN v_count >= V_SYNC_START AND v_count < V_SYNC_END ELSE '1';

-- ステージ 4：現在のピクセルビットを選択して前景色または背景色を選択。
-- cg_data はステージ 2 で CGRAM からフェッチされた 8 ビットピクセル行。
-- h_count(2 DOWNTO 0) は文字内のピクセル（0=最も左、7=最も右）。
pixel_bit <= cg_data(7 - to_integer(unsigned(h_count(2 DOWNTO 0))));

-- RGB 出力レジスターを駆動。
PROCESS (pixel_clk)
BEGIN
    IF rising_edge(pixel_clk) THEN
        IF DE = '1' THEN
            IF pixel_bit = '1' THEN
                R_OUT <= FG_RED;
                G_OUT <= FG_GREEN;
                B_OUT <= FG_BLUE;
            ELSE
                R_OUT <= BG_RED;
                G_OUT <= BG_GREEN;
                B_OUT <= BG_BLUE;
            END IF;
        ELSE
            -- アクティブ表示外：黒を駆動。
            R_OUT <= (OTHERS => '0');
            G_OUT <= (OTHERS => '0');
            B_OUT <= (OTHERS => '0');
        END IF;
    END IF;
END PROCESS;

Docker ビルド環境

# GUI アクセスのための X11 フォワーディングと USB-Blaster パススルーでコンテナを起動。
docker run --rm -it \
  -e DISPLAY=$DISPLAY \
  -v /tmp/.X11-unix:/tmp/.X11-unix \
  -v /dvlp/Projects/MZ80A_80COLOUR:/project \
  --device /dev/bus/usb \
  quartus:13.0.1 bash


# コンテナ内 — コマンドラインコンパイル（GUI 不要）：
cd /project/CPLD/build
quartus_sh --flow compile VideoInterface


# JTAG 経由で CPLD をプログラム（チェーン位置 1 の USB-Blaster）：
quartus_pgm -m JTAG -o "P;output_files/VideoInterface.pof@1"

# Quartus 13.1 コンテナを起動：
docker run --rm -it \
  -e DISPLAY=$DISPLAY \
  -v /tmp/.X11-unix:/tmp/.X11-unix \
  -v /dvlp/Projects/MZ80A_80COLOUR:/project \
  --device /dev/bus/usb \
  quartus:13.1 bash


# コンテナ内 — フル FPGA コンパイル：
cd /project/FPGA/build
quartus_sh --flow compile VideoController


# 一時的な .sof（JTAG、Flash ではない）で FPGA をプログラム：
quartus_pgm -m JTAG -o "P;output_files/VideoController.sof@1"


# 恒久的な .jic でオンボード Flash をプログラム：
quartus_pgm -m JTAG -o "pvi;output_files/VideoController.jic"

# /etc/udev/rules.d/51-usb-blaster.rules
SUBSYSTEM=="usb", ATTRS{idVendor}=="09fb", ATTRS{idProduct}=="6001", MODE="0666"

CG-ROM 管理

cd /dvlp/Projects/MZ80A_80COLOUR/software
./tools/make_cgrom.sh

# 出力：roms/COLOURBOARD_CG.rom  （正確に 32,768 バイト）

-- 2048 バイトの CG-ROM 用 MIF ファイルヘッダー（2048 ワード × 8 ビット）：
DEPTH = 2048;
WIDTH = 8;
ADDRESS_RADIX = HEX;
DATA_RADIX = HEX;
CONTENT BEGIN
  000 : 00;   -- 文字 0x00（ヌル）の行 0
  001 : 00;   -- 行 1
  ...
  7FF : 00;   -- 最後のバイト
END;

新しいビデオモードの追加

-- VideoController_pkg.vhd に追加：
CONSTANT MODE_1280x1024 : std_logic_vector(3 DOWNTO 0) := x"8";

-- 新しいモードのタイミングパラメーターレコードを追加します。
-- (既存のモードエントリーに倣って H_TOTAL、V_TOTAL、H_SYNC タイミングなどを記入)

参考サイト